TMS320VC5409APGE16 Processore di segnale digitale IC DSP Circuiti integrati QFP144

Processori di segnale digitale TMS320VC5409APGE16 Circuiti integrati DSP QFP144 Texas Instruments IC

Descrizione:

Il processore di segnale digitale (DSP) a virgola fissa TMS320VC5409A (di seguito denominato 5409A
se non diversamente specificato) si basa su un'architettura Harvard modificata avanzata che dispone di un bus
di memoria programmi e tre bus di memoria dati. Questo processore fornisce un'unità aritmetico-logica (ALU) con
un elevato grado di parallelismo, logica hardware specifica per l'applicazione, memoria on-chip e periferiche
on-chip aggiuntive. La base della flessibilità operativa e della velocità di questo DSP è un set di istruzioni
altamente specializzato.

Spazi separati per programmi e dati consentono l'accesso simultaneo alle istruzioni del programma e ai dati, fornendo
un elevato grado di parallelismo. Due operazioni di lettura e un'operazione di scrittura possono essere eseguite in un singolo
ciclo. Le istruzioni con memorizzazione parallela e le istruzioni specifiche per l'applicazione possono sfruttare appieno
questa architettura. Inoltre, i dati possono essere trasferiti tra spazi dati e programmi. Tale parallelismo supporta
un potente set di operazioni aritmetiche, logiche e di manipolazione di bit che possono essere eseguite in un singolo
ciclo macchina. Il 5409A include anche i meccanismi di controllo per gestire interrupt, operazioni ripetute e chiamate
di funzione.

Specifiche: IC processore di segnale digitale a virgola fissa

Caratteristiche:

Architettura multibus avanzata con tre bus di memoria dati paralleli separati a 16 bit e un bus di memoria programmi

• Istruzioni di memorizzazione condizionale

• Ritorno rapido dall'interrupt

• Unità aritmetico-logica (ALU) a 40 bit, inclusi un barrel shifter a 40 bit e due accumulatori indipendenti a 40 bit

• Periferiche on-chip - Generatore di stati di attesa programmabili dal software

• Moltiplicatore parallelo da 17 × 17 bit accoppiato a un addizionatore dedicato a 40 bit per operazioni di moltiplicazione/accumulazione (MAC) non pipelined a ciclo singolo

• Unità di confronto, selezione e memorizzazione (CSSU) per la selezione dell'operatore Viterbi

• Codificatore di esponenti per calcolare un valore di esponente di un valore di accumulatore a 40 bit in un singolo ciclo

• Due generatori di indirizzi con otto registri ausiliari e due unità aritmetiche ausiliarie (ARAU)

• Bus dati con funzione di mantenimento del bus

• Modalità di indirizzamento estesa per uno spazio di memoria programmi esterno massimo di 8M × 16 bit

• RAM on-chip da 32K × 16 bit composta da:

– Quattro blocchi di RAM programma/dati on-chip a doppio accesso da 8K × 16 bit

• ROM on-chip da 16K × 16 bit configurata per la memoria programmi

• Tempo di esecuzione delle istruzioni a virgola fissa a ciclo singolo di 6,25 ns (160 MIPS)

• Tempo di esecuzione delle istruzioni a virgola fissa a ciclo singolo di 8,33 ns (120 MIPS)

• Ripetizione di singola istruzione e operazioni di ripetizione di blocco per il codice del programma

• Istruzioni di spostamento di blocchi di memoria per una migliore gestione di programmi e dati

• Istruzioni con operando a parola lunga a 32 bit

• Tensione di alimentazione I/O a 3,3 V

• Tensione di alimentazione del core a 1,6 V (160 MIPS)

• Tensione di alimentazione del core a 1,5 V (120 MIPS) (1) L'oscillatore on-chip non è disponibile su tutti i dispositivi 5409A.

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