TMS320VC5409APGE16 Procesador de señal digital IC DSP Circuitos integrados QFP144

Procesadores de Señal Digital TMS320VC5409APGE16 Circuitos Integrados DSP QFP144 Texas Instruments ICs

Descripción:

El procesador de señal digital (DSP) de punto fijo TMS320VC5409A (en adelante, el 5409A
salvo que se especifique lo contrario) se basa en una arquitectura Harvard modificada avanzada que tiene un bus de memoria de programa
y tres buses de memoria de datos. Este procesador proporciona una unidad aritmético-lógica (ALU) con un
alto grado de paralelismo, lógica de hardware específica de la aplicación, memoria en chip y periféricos adicionales en chip.
La base de la flexibilidad operativa y la velocidad de este DSP es un conjunto de instrucciones altamente especializado.
Los espacios de programa y datos separados permiten el acceso simultáneo a instrucciones de programa y datos, proporcionando

un alto grado de paralelismo. Se pueden realizar dos operaciones de lectura y una operación de escritura en un solo
ciclo. Las instrucciones con almacenamiento paralelo y las instrucciones específicas de la aplicación pueden utilizar completamente esta arquitectura.
Además, los datos se pueden transferir entre los espacios de datos y de programa. Dicho paralelismo admite un
conjunto potente de operaciones aritméticas, lógicas y de manipulación de bits que se pueden realizar en un solo
ciclo de máquina. El 5409A también incluye los mecanismos de control para gestionar interrupciones, operaciones repetidas
y llamadas a funciones.
Especificación: IC de procesador de señal digital de punto fijo

Número de pieza

Arquitectura Multibus Avanzada Con Tres Buses de Memoria de Datos Paralelos de 16 Bits y Uno

• Instrucciones de Almacenamiento Condicional Bus de Memoria de Programa

• Retorno Rápido de Interrupción

• Unidad Aritmético-Lógica (ALU) de 40 bits que incluye un

• Periféricos en Chip Desplazador de Barril de 40 bits y Dos Independientes – Generador de Acumuladores de 40 bits y Programable

• Multiplicador Paralelo de 17 x 17 bits acoplado a un Sumador Dedicado de 40 bits para Operación No Pipelined – Multiplicación/Acumulación (MAC) de Ciclo Único – Generador de Reloj con Fase Bloqueada Programable en Chip con Oscilador de Fuente de Reloj Interna o Externa

• Unidad de Comparación, Selección y Almacenamiento (CSSU) para la – Un Temporizador de 16 bits Selección de Suma/Comparación del Operador de Viterbi – Controlador de Acceso Directo a Memoria (DMA) de Seis Canales

• Codificador de Exponente para Calcular un Valor de Exponente de – Tres Puertos Serie con Buffer Multicanal un Valor de Acumulador de 40 bits en (McBSP) un Ciclo Único – Interfaz de Host Paralela Mejorada de 8/16 bits

• Dos Generadores de Direcciones con Ocho Registros de Interfaz Auxiliar (HPI8/16) y Dos Registros Auxiliares

• Control de Consumo de Energía con Instrucciones IDLE1, Unidades Aritméticas (ARAU) IDLE2 e IDLE3 con

• Bus de Datos con Función de Retención de Bus Modos de Apagado

• Modo de Direccionamiento Extendido para 8M x 16 bits

• Control de CLKOUT para Deshabilitar CLKOUT Espacio de Programa Externo Máximo Direccionable

• Lógica de Emulación en Chip Basada en Escaneo, Lógica de Escaneo de Límite (JTAG) Estándar IEEE 1149.1 (2)

• RAM en Chip de 32K x 16 bits Compuesta de: • Ball Grid Array (BGA) de 144 pines (Sufijo GGU) – Cuatro Bloques de RAM de Programa/Datos de Doble Acceso en Chip de 8K x 16 bits

• Low-Profile Quad Flatpack (LQFP) de 144 pines (Sufijo PGE) • ROM en Chip de 16K x 16 bits Configurada para Memoria de Programa

• Tiempo de Ejecución de Instrucciones de Punto Fijo de Ciclo Único de 6.25 ns (160 MIPS) • Interfaz Externa Mejorada (XIO2)

• Tiempo de Ejecución de Instrucciones de Punto Fijo de Ciclo Único de 8.33 ns

• Operaciones de Repetición de Instrucción Única y Repetición de Bloque (160 y 120 MIPS) para Código de Programa

• Instrucciones de Movimiento de Bloque de Memoria para una Mejor Gestión de Programa y Datos

• Instrucciones con Operando de Palabra Larga de 32 bits

• Voltaje de Suministro de E/S de 3.3 V (160 y 120 MIPS)

• Voltaje de Suministro del Núcleo de 1.6 V (160 MIPS)

• Voltaje de Suministro del Núcleo de 1.5 V (120 MIPS) (1) El oscilador en chip no está disponible en todos los dispositivos 5409A.

Productos relacionados:

DISPOSITIVO OPCIÓN PAQUETE FRECUENCIA CORRIENTE NOMINAL VOLTAJE DE SALIDA

LMR33630ADDA DDA (HSOIC de 8 pines) 5 × 4 mm 400 kHz 3 A

LMR33630BDDA 1400 kHz 3 A Ajustable 

LMR33630CDDA 2100 kHz 3 A

LMR33630ARNX RNX (VQFN de 12 pines) 3 × 2 × 0.85 mm 400 kHz 3 A

LMR33630BRNX 1400 kHz 3 A Ajustable LMR33630CRNX 2100 kHz 3 A

Todas las dimensiones son nominales

Tipo de Paquete del Dispositivo Dibujo del Paquete Pines SPQ Longitud (mm) Ancho (mm) Altura (mm)

LMR33630ADDAR SO PowerPAD DDA 8 2500 366.0 364.0 50.0

LMR33630ARNXR VQFN-HR RNX 12 3000 213.0 191.0 35.0

LMR33630ARNXR VQFN-HR RNX 12 3000 210.0 185.0 35.0

LMR33630ARNXT VQFN-HR RNX 12 250 210.0 185.0 35.0

LMR33630ARNXT VQFN-HR RNX 12 250 213.0 191.0 35.0

LMR33630BDDAR SO PowerPAD DDA 8 2500 366.0 364.0 50.0

LMR33630BRNXR VQFN-HR RNX 12 3000 213.0 191.0 35.0

LMR33630BRNXR VQFN-HR RNX 12 3000 210.0 185.0 35.0

LMR33630BRNXT VQFN-HR RNX 12 250 213.0 191.0 35.0

LMR33630BRNXT VQFN-HR RNX 12 250 210.0 185.0 35.0

LMR33630CDDAR SO PowerPAD DDA 8 2500 366.0 364.0 50.0

LMR33630CRNXR VQFN-HR RNX 12 3000 213.0 191.0 35.0

LMR33630CRNXR VQFN-HR RNX 12 3000 210.0 185.0 35.0

LMR33630CRNXT VQFN-HR RNX 12 250 210.0 185.0 35.0