EPM7064AETC44-10N ALTERA CPLD 64MC 10NS 44TQFP Circuits intégrés IC MAX 7000A Dispositif logique programmable

EPM7064AETC44-10N ALTERA CPLD 64MC 10NS 44TQFP Circuits intégrés IC

MAX 7000A Appareil logique programmable

Partie connexe# EPM7032AE EPM7064AE EPM7128AE EPM7256AE EPM7512AE CPLD INTEL

L'architecture MAX 7000A comprend les éléments suivants:

■ Blocs de matrice logique (LAB) ■ Macrocelles ■ Expansion des termes de produit (partageables et parallèles)

■ Réseau d'interconnexion programmable

■ Blocs de commande I/O L'architecture MAX 7000A comprend quatre entrées dédiées pouvant être utilisées comme entrées à usage général

ou sous forme de signaux de commande globaux à grande vitesse (horloge, clair et deux sorties activant les signaux) pour chaque macrocellule et chaque broche d'E/S.

Caractéristiques:

■ Dispositifs logiques programmables (PLD) basés sur EEPROM à haute performance de 3,3 V construits sur une architecture Multiple Array Matrix (MAX®) de deuxième génération (voir tableau 1)

■ La programmabilité interne à 3,3 V (ISP) par le biais de l'IEEE Std.1 Interface du groupe d'action conjointe d'essais (JTAG) dotée d'une capacité de verrouillage par broche avancée ATAP de l'appareil MAX 7000AE conforme à la norme IEEE Std. 1532 ¢ EPM7128A et EPM7256A périphériques circuits ISP compatibles avec IEEE Std 1532

■ Circuits intégrés pour l'analyse de bordure (BST) conformes à l'IEEE Std. 1149.1

■ Prend en charge le langage de programmation et de test standard JEDEC Jam (STAPL) JESD-71

■ Enhanced ISP features – Enhanced ISP algorithm for faster programming (excluding EPM7128A and EPM7256A devices) – ISP_Done bit to ensure complete programming (excluding EPM7128A and EPM7256A devices) – Pull-up resistor on I/O pins during in-system programming

■ Compatible avec les appareils MAX 7000S à 5,0 V ■ PLD à haute densité comprenant de 600 à 10 000 portes utilisables

■ Plage de température étendue

4.5-ns délais logiques pin-to-pin avec des contre-fréquences allant jusqu'à 227,3 MHz

■ L'interface I/O MultiVoltTM permet au noyau de l'appareil de fonctionner à 3,3 V, tandis que les broches I/O sont compatibles avec les niveaux logiques de 5,0 V, 3,3 V et 2,5 V

■ nombre de broches allant de 44 à 256 dans une variété de fourre-tout plat mince (TQFP), fourre-tout plat en plastique (PQFP), réseau à billes (BGA), FineLine BGATM économe en espace,et emballages en plastique à puce J-lead (PLCC)

■ Prend en charge la prise à chaud dans les appareils MAX 7000AE

■ Structure de routage continu de réseau d'interconnexion programmable (PIA) pour des performances rapides et prévisibles ■ Compatible avec PCI ■ Architecture adaptée au bus,■ option de sortie à écoulement ouvert

■ Les régimes de macrocellule programmables avec claireur individuelle, préréglage, horloge et horloge permettent des commandes

■ Programmable power-up states for macrocell registers in MAX 7000AE devices ■ Programmable power-saving mode for 50% or greater power reduction in each macrocell ■ Configurable expander product-term distribution, allowing up to 32 product terms per macrocell ■ Programmable security bit for protection of proprietary designs ■ 6 to 10 pin- or logic-driven output enable signals ■ Two global clock signals with optional inversion ■ Enhanced interconnect resources for improved routability ■ Fast input setup times provided by a dedicated path from I/O pin to macrocell registers ■ Programmable output slew-rate control ■ Programmable ground pins

L'assistance à la conception de logiciels et à la localisation et à l'itinéraire automatiques fournies par les systèmes de développement d'Altera pour les PC sous Windows et la station SPARC de Sun,■ Support de conception et de simulation supplémentaires fournis par les fichiers de l'EDIF 2 0 0 et 3 0 0, bibliothèque de modules paramétrés (LPM), Verilog HDL, VHDL et autres interfaces à des outils EDA populaires de fabricants tels que Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity,et VeriBest ■ support de programmation avec l'unité de programmation principale (MPU) d'Altera, le câble de communication série/bus série universel (USB) MasterBlasterTM, le câble de téléchargement parallèle de port ByteBlasterMVTM,et le câble de téléchargement en série BitBlasterTM, ainsi que le matériel de programmation de fabricants tiers et tout JamTM STAPL File (.jam), Jam Byte-Code File (.jbc), ou Serial Vector Format File- (.svf) capable de tester dans le circuit.

La fiche de données de l'appareil logique programmable MAX 7000A:

Programmabilité dans le système

Les périphériques MAX 7000A peuvent être programmés dans le système via une interface IEEE Std. 1149.1 (JTAG) à 4 broches standard de l'industrie.L'architecture MAX 7000A génère en interne les hautes tensions de programmation requises pour programmer les cellules EEPROMPendant la programmation interne, les broches d'E/S sont tri-statées et faiblement tirées pour éliminer les conflits de carte.La valeur de traction est nominale 50 kΩ. Les appareils MAX 7000AE ont un algorithme ISP amélioré pour une programmation plus rapide. Ces appareils offrent également un bit ISP_Done qui assure un fonctionnement sûr lorsque la programmation interne du système est interrompue.Ce bit ISP_Done, qui est le dernier bit programmé, empêche toutes les broches d'E/S de fonctionner jusqu'à ce que le bit soit programmé..ISP simplifie le flux de fabrication en permettant aux appareils d'être montés sur un PCB avec un équipement standard de pick-and-place avant d'être programmés.Les appareils MAX 7000A peuvent être programmés en envoyant l'information par des testeurs en circuit., processeurs embarqués, le câble de communication série/USB Altera MasterBlaster, le câble de téléchargement parallèle ByteBlasterMV et le câble de téléchargement série BitBlaster.La programmation des dispositifs après leur placement sur la carte élimine les dommages causés par le plomb sur les emballages à nombre élevé de broches (eLes appareils MAX 7000A peuvent être reprogrammés après qu'un système ait déjà été expédié sur le terrain.les mises à niveau des produits peuvent être effectuées sur le terrain par logiciel ou modemLa programmation interne peut être réalisée avec un algorithme adaptatif ou constant.Un algorithme adaptatif lit les informations de l'unité et adapte les étapes de programmation ultérieures pour atteindre le temps de programmation le plus rapide possible pour cette unitéUn algorithme constant utilise une séquence de programmation prédéfinie (non adaptative) qui ne profite pas des améliorations du temps de programmation des algorithmes adaptatifs.Certains testeurs en circuit ne peuvent pas programmer en utilisant un algorithme adaptatifLes appareils MAX 7000AE peuvent être programmés avec un algorithme adaptatif ou constant (non adaptatif).Les dispositifs EPM7128A et EPM7256A ne peuvent être programmés qu'avec un algorithme adaptatif.; les utilisateurs qui programment ces deux appareils sur des plates-formes qui ne peuvent pas utiliser un algorithme adaptatif doivent utiliser les appareils EPM7128AE et EPM7256AE.La norme JEDEC est JESD 71, peut être utilisé pour programmer des périphériques MAX 7000A avec des testeurs en circuit, des PC ou des processeurs intégrés.

Contrôle de vitesse/puissance programmable

Les dispositifs MAX 7000A offrent un mode d'économie d'énergie qui prend en charge le fonctionnement à faible consommation sur les chemins de signal définis par l'utilisateur ou sur l'ensemble du dispositif.Cette caractéristique permet de réduire la dissipation de puissance totale de 50% ou plus car la plupart des applications logiques nécessitent seulement une petite fraction de toutes les portes pour fonctionner à fréquence maximaleLe concepteur peut programmer chaque macrocelle individuelle dans un appareil MAX 7000A pour un fonctionnement à haute vitesse (c'est-à-dire avec l'option Turbo BitTM activée) ou à faible consommation (c'est-à-direavec l'option Turbo Bit désactivée)En conséquence, les chemins critiques de vitesse dans la conception peuvent fonctionner à grande vitesse, tandis que les chemins restants peuvent fonctionner à puissance réduite.Les macrocellules qui fonctionnent à faible puissance subissent un addérateur de retard de synchronisation nominal (tLPA) pour le tLAD, tLAC, tIC, tEN, tSEXP, tACL et tCPPW paramètres.

Classifications environnementales et d'exportation

Les spécifications: