EPM7064AETC44-10N ALTERA CPLD 64MC 10NS 44TQFP Circuitos Integrados IC MAX 7000A Dispositivo de Lógica Programable

EPM7064AETC44-10N ALTERA CPLD 64MC 10NS 44TQFP Circuitos integrados IC

MAX 7000A Dispositivo lógico programable

Parte relacionada# EPM7032AE EPM7064AE EPM7128AE EPM7256AE EPM7512AE CPLD INTEL IC

La arquitectura MAX 7000A incluye los siguientes elementos:

■ Bloques de matriz lógica (LAB) ■ Macrocélulas ■ Ampliar los términos de producto (compartibles y paralelos)

■ Repertorio de interconexión programable

■ Bloques de control de E/S La arquitectura MAX 7000A incluye cuatro entradas dedicadas que pueden utilizarse como entradas de uso general

o como señales de control globales de alta velocidad (horario, claro y dos señales de salida activadas) para cada macrocelda y pin de E/S.

Características:

■ Dispositivos lógicos programables (PLD) basados en EEPROM de 3,3 V de alto rendimiento basados en la arquitectura Multiple Array MatriX (MAX®) de segunda generación (véase el cuadro 1)

■ Programabilidad en el sistema de 3,3 V (ISP) mediante el estándar IEEE Std. 1149 incorporado.1 Interfaz del Grupo de Acción Conjunta de Pruebas (JTAG) con capacidad avanzada de bloqueo de pines. 1532 ¢ EPM7128A y EPM7256A circuitos ISP de los dispositivos compatibles con el estándar IEEE 1532

■ circuitos integrados de prueba de barrido de límites (BST) compatibles con el estándar IEEE 1149.1

■ Apoya el lenguaje de programación y pruebas estándar JEDEC Jam (STAPL) JESD-71

■ Enhanced ISP features – Enhanced ISP algorithm for faster programming (excluding EPM7128A and EPM7256A devices) – ISP_Done bit to ensure complete programming (excluding EPM7128A and EPM7256A devices) – Pull-up resistor on I/O pins during in-system programming

■ compatibles con los dispositivos MAX 7000S de 5,0 V

■ Rango de temperaturas ampliado

4.5-ns retrasos lógicos pin a pin con frecuencias de contador de hasta 227,3 MHz

■ La interfaz I/O MultiVoltTM permite que el núcleo del dispositivo funcione a 3,3 V, mientras que los pines I/O son compatibles con los niveles lógicos de 5,0 V, 3,3 V y 2,5 V.

■ El número de pines varía de 44 a 256 en una variedad de paquetes planos de cuadrilátero delgado (TQFP), paquetes planos de cuadrilátero de plástico (PQFP), matriz de cuadrícula de bolas (BGA), sistema de ahorro de espacio FineLine BGATMy envases de plástico para portachips de plomo J (PLCC)

■ Soporta el enchufe en caliente en los dispositivos MAX 7000AE

■ estructura de enrutamiento continuo de interconexión programable (PIA, por sus siglas en inglés) para un rendimiento rápido y predecibleincluido el control programable de la velocidad de ejecución ■ Opción de salida de drenaje abierto

■ Registros de macrocélulas programables con control individual, preestablecido, reloj y reloj permiten controles

■ Programmable power-up states for macrocell registers in MAX 7000AE devices ■ Programmable power-saving mode for 50% or greater power reduction in each macrocell ■ Configurable expander product-term distribution, allowing up to 32 product terms per macrocell ■ Programmable security bit for protection of proprietary designs ■ 6 to 10 pin- or logic-driven output enable signals ■ Two global clock signals with optional inversion ■ Enhanced interconnect resources for improved routability ■ Fast input setup times provided by a dedicated path from I/O pin to macrocell registers ■ Programmable output slew-rate control ■ Programmable ground pins

Apoyo para el diseño de software y ubicación y ruta automáticas proporcionadas por los sistemas de desarrollo de Altera para PC basados en Windows y Sun SPARCstation,■ Apoyo adicional para la introducción del diseño y la simulación proporcionado por los archivos de la lista de redes de EDIF 2 0 0 y 3 0 0, biblioteca de módulos parametrizados (LPM), Verilog HDL, VHDL y otras interfaces a herramientas EDA populares de fabricantes como Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synplicity,y VeriBest ■ Soporte de programación con la Unidad de Programación Principal (MPU) de Altera, el cable de comunicaciones de bus serie/universal (USB) MasterBlasterTM, el cable de descarga de puerto paralelo ByteBlasterMVTM,y cable de descarga en serie BitBlasterTM, así como hardware de programación de fabricantes de terceros y cualquier JamTM STAPL File (.jam), Jam Byte-Code File (.jbc), o Serial Vector Format File- (.svf) capaz de probar en el circuito.

Se aplicará el procedimiento de ensayo de la norma de seguridad de los vehículos.

Programabilidad dentro del sistema

Los dispositivos MAX 7000A se pueden programar en el sistema a través de una interfaz de 4 pines estándar de la industria IEEE Std. 1149.1 (JTAG).La arquitectura MAX 7000A genera internamente los altos voltajes de programación necesarios para programar las células EEPROMDurante la programación en el sistema, los pines de E/S son triestados y débilmente levantados para eliminar conflictos de placa.El valor de tracción es nominalmente de 50 kΩLos dispositivos MAX 7000AE tienen un algoritmo ISP mejorado para una programación más rápida. Estos dispositivos también ofrecen un bit ISP_Done que proporciona un funcionamiento seguro cuando se interrumpe la programación en el sistema.Este ISP_Done está hecho, que es el último bit programado, impide que todos los pines de E/S conduzcan hasta que el bit esté programado. Esta función solo está disponible en los dispositivos EPM7032AE, EPM7064AE, EPM7128AE, EPM7256AE y EPM7512AE.ISP simplifica el flujo de fabricación al permitir que los dispositivos se montan en una PCB con equipos estándar de pick-and-place antes de que sean programados.Los dispositivos MAX 7000A se pueden programar por la información a través de probadores en el circuito, procesadores embebidos, el cable de comunicaciones serie/USB Altera MasterBlaster, el cable de descarga de puerto paralelo ByteBlasterMV y el cable de descarga serie BitBlaster.La programación de los dispositivos después de su colocación en el tablero elimina el daño por plomo en los envases de alto número de pines (eLos dispositivos MAX 7000A pueden ser reprogramados después de que un sistema ya haya sido enviado al campo.Las actualizaciones de productos se pueden realizar en el campo mediante software o módemLa programación en el sistema se puede lograr con un algoritmo adaptativo o constante.Un algoritmo adaptativo lee la información de la unidad y adapta los pasos de programación posteriores para lograr el tiempo de programación más rápido posible para esa unidadUn algoritmo constante utiliza una secuencia de programación predefinida (no adaptativa) que no aprovecha las mejoras de tiempo de programación de algoritmos adaptativos.Algunos probadores en el circuito no pueden programar usando un algoritmo adaptativoPor lo tanto, debe utilizarse un algoritmo constante. Los dispositivos MAX 7000AE se pueden programar con un algoritmo adaptativo o constante (no adaptativo).Los dispositivos EPM7128A y EPM7256A sólo pueden programarse con un algoritmo adaptativo.Los usuarios que programen estos dos dispositivos en plataformas que no pueden utilizar un algoritmo adaptativo deben utilizar los dispositivos EPM7128AE y EPM7256AE.La norma JEDEC JESD 71, se puede utilizar para programar dispositivos MAX 7000A con probadores de circuito, PC o procesadores integrados.

Control de velocidad/potencia programable

Los dispositivos MAX 7000A ofrecen un modo de ahorro de energía que admite un funcionamiento de baja potencia a través de rutas de señal definidas por el usuario o de todo el dispositivo.Esta característica permite reducir la disipación total de energía en un 50% o más porque la mayoría de las aplicaciones lógicas requieren solo una pequeña fracción de todas las puertas para operar a la frecuencia máximaEl diseñador puede programar cada macrocélula individual en un dispositivo MAX 7000A para una operación de alta velocidad (es decir, con la opción Turbo BitTM activada) o de baja potencia (es decir,con la opción Turbo Bit desactivada)Como resultado, las rutas críticas de velocidad en el diseño pueden funcionar a alta velocidad, mientras que las rutas restantes pueden operar a potencia reducida.Las macroceldas que funcionan a baja potencia incurren en un agregador de retraso de tiempo nominal (tLPA) para el tLAD, tLAC, tIC, tEN, tSEXP, tACL y los parámetros tCPPW.

Clasificaciones medioambientales y de exportación

Especificaciones: